Lo schema a blocchi del circuito integrato è il seguente:
Esso è un integrato ibrido in quanto contiene componenti digitali ed analogici.
Possiamo notare tre resistori uguali da 5 kW ,
aventi lo scopo di dividere la tensione di alimentazione Vcc
"o meglio partizionare la Vcc" in tre tensioni multiple di 1/3 di Vcc; in fatti tra il resistore inferiore e massa, cioè sul morsetto non
invertente del secondo comparatore, abbiamo una tensione pari a
Vcc/3; tra il secondo resistore e massa,
cioè sul morsetto invertente del primo comparatore, abbiamo una tensione pari
a 2Vcc/3; infine sul terzo resistore dal
basso abbiamo tutta la Vcc. Tali tensioni ci servono come
tensioni di riferimento per i due comparatori interni.
Infatti vi sono due comparatori; il primo comparatore, quello superiore ha una tensione di riferimento sul morsetto
invertente pari a 2Vcc/3, mentre il morsetto non
invertente è disponibile all'esterno dell'integrato, sul piedino
6, detto soglia
. In pratica quando la tensione sul piedino 6 è maggiore di 2Vcc/3 l'uscita del primo
comparatore si porta a livello logico alto, cioè 1;
quando, invece, la tensione sul piedino 6 è inferiore a 2Vcc/3 l'uscita del primo comparatore si porta a livello
basso, cioè zero.
Viceversa, il secondo comparatore , quello inferiore, ha una tensione di riferimento sul morsetto non invertente pari
a Vcc/3, mentre il morsetto invertente è
disponibile all'esterno dell'integrato, sul piedino 2,
detto trigger. In pratica quando la tensione sul piedino 2 è maggiore di Vcc/3 l'uscita del secondo comparatore
si porta a livello logico basso, cioè 0; quando, invece, la tensione sul piedino 2 è inferiore
a Vcc/3 l'uscita del secondo comparatore si porta a livello alto, cioè 1.
Le uscite dei due comparatori sono applicate in ingresso ad un latch di tipo
S-R.
Il latch di tipo S-R è un circuito logico con due ingressi e due uscite. Un primo ingresso, detto
SET, cioè porre a 1, quando si trova a 1,
obbliga l'uscita Q a portarsi a 1; il secondo ingresso, detto
RESET, cioè azzerare, quando si trova a livello
logico 1, porta l'uscita Q a zero, cioè l'azzera. La tabella di verità è la seguente:
S
R
Q
Q
0
0
Q
Q
0
1
0
1
1
0
1
0
1
1
indeterminato
indeterminato
Nel timer 555 delle due uscite l'uscita Q non viene
utilizzata, ma viene usata solo l'uscita Q negato.
Se Q negato si trova a livello alto, manda in
saturazione il transistor e quindi il piedino 7
viene collegato a massa, permettendo la scarica di un condensatore, che di solito viene applicato al piedino 7;
se invece l'uscita Q negato si trova a livello basso
il transistor è interdetto, quindi il piedino 7 si trova isolato da massa, permettendo la carica del condensatore.
Sull'uscita Q negato è
applicato un invertitore, che trasforma
l'uscita Q negato in uscita
Q, ed inoltre permette una elevata corrente in uscita.
Il timer 555 può essere utilizzato sia come multivibratore astabile, che come bistabile.
