I moltiplicatori impiegati per il calcolo della formula 2.1 (paragrafo 2.1), sono due TMC2210, integrati di tipo CMOS in grado di eseguire una moltiplicazione con conseguente accumulo in 65ns. Nella figura 1 si riporta lo schema circuitale interno del dispositivo e i segnali da fornire al chip, suggeriti dal costruttore.
Fig 1 – Schema circuitale del moltiplicatore e segnali consigliati dal costruttore.
Come si può vedere il dispositivo è costituito di quattro sezioni funzionali : registri d’ingresso, un moltiplicatore, un sommatore e i registri di uscita con gli opportuni buffer tristate bidirezionali e i relativi controlli (TSL, TSM, TSX). Il moltiplicatore può ricevere in ingresso due words da 16 bit l’una (XIN e YIN) attraverso due registri (array di flip-flop di tipo D) con clock separati (CLKX e CLKY), che consentono l’acquisizione dei due dati anche in tempi separati. La presenza dei pin ACC, SUB, RND, TC consente all’utente di fornire al chip una serie di indicazioni su come interpretare e manipolare i dati acquisiti; nella tabella 1 si riporta la loro descrizione e il modo in cui sono stati utilizzati nel caso in questione.
Tab 1 – Segnali del moltiplicatore e loro impiego nel caso del presente lavoro.
I dati acquisiti vengono moltiplicati tra loro, con la conseguente formazione di una word da 32 bit e ad ogni impulso del CLKP sono sommati al prodotto precedente. I vari prodotti parziali non vengono mai presentati all’esterno per non occupare il bus dei dati condiviso dal DSP e dall’A/D. Il risultato finale e presentato all’esterno grazie all’azione dei segnali di controllo TSL, TSM, TSX (uguali fra loro, ma differenti per i due MACs) provenienti dalla PAL1. Nella figura successiva si riporta la logica impiegata per ottenere i precedenti segnali ed il loro andamento.
Fig 2 – Collegamenti usati per la generazione degli enable per i due moltiplicatori. La selezione dei dispositivi è governata dal LSB degli indirizzi (AD0) delle locazioni di memoria relative ai dati da acquisire. Tali locazioni differiscono solo per l’ultimo bit. Il pin XF0, che durante la fase di boot si trova a “0”, garantisce lo stato di alta impedenza dei moltiplicatori mentre il bus è impegnato dal DSP per la comunicazione con la EPROM. Dopo il boot XF0 si pone ad “1” e il controllo sulla sezione dei MACs passa al bit AD0.
Durante il boot-strap del DSP, XF0 si trova a 0,
per cui i due MACs non hanno accesso al bus, infatti se TSCNTn sono alti,
i pin di uscita dei MACs si portano ad alta impedenza.
I due integrati sono dotati di un comando, il PREL, che consente di
caricare nei registri interni, un dato presente sui pin esterni; in altre
parole inverte la direzione dei buffer. Il caricamento del dato avviene
nelle condizioni congiunte di PREL alto e TSL, TSM, TSX alti. Tale segnale
è stato sfruttato per azzerare il contenuto del registro interno
di accumulazione, tra una acquisizione e l’altra. Il PREL viene sempre
fornito dalla PAL1.